MOSFET 공통소스·공통드레인 증폭기: 이득 식, PSpice, 그리고 문턱전압

2N7000 공통소스·공통드레인 증폭기의 동작점, g_m, 전압이득을 PSpice 결과와 식으로 비교하고, 부품의 문턱전압이 회로를 어떻게 바꾸는지 계산합니다.

MOSFET 증폭기는 바이어스 실험에서 잡은 동작점 위에 작은 교류 신호를 얹어 키웁니다. 이 글의 회로 숫자는 실험 교안 회로를 2N7000 모델(V_th 2.1 V)로 돌린 PSpice 결과와, 그 값으로 계산한 것입니다. 실측값이 아니며, 실제 부품의 문턱전압으로 계산한 경우는 따로 밝혔습니다.

1. 소신호 모델과 이득 식

포화 영역에서 I_D = K(V_GS − V_th)²이므로, 동작점에서 V_GS가 조금 변할 때 전류가 변하는 비율(전달컨덕턴스)은 아래와 같습니다. 같은 전류라면 V_GS − V_th(과구동 전압)가 작을수록 g_m이 큽니다.

공통소스는 입력과 출력이 반전(180°)이고, 공통드레인은 같은 위상에 이득이 1보다 조금 작습니다. 두 식 모두 바이어스 저항(R₁‖R₂)이 신호원 저항보다 훨씬 크고, 출력 저항 r_d는 무시할 수 있다고 본 것입니다.

2. 회로

3. 공통소스 증폭기: 동작점

V_DD = 10 V, R₁ = 430 kΩ, R₂ = 160 kΩ, R_D = 4.7 kΩ, R_S = 470 Ω입니다. 분압으로 V_G = 2.712 V이고 PSpice도 2.71 V를 냈습니다. PSpice 동작점은 I_DQ = 939 µA, V_DSQ = 5.15 V, g_m = 10.99 mA/V입니다.

• KVL로 확인: V_DD − I_DQ(R_D + R_S) = 5.15 V로 PSpice의 V_DSQ와 같습니다.
• g_m에서 V_GS를 거꾸로: g_m = 2I_DQ/(V_GSQ − V_th)를 풀면 V_GSQ ≈ 2.271 V, 과구동 전압은 0.171 V입니다. V_DSQ가 이보다 훨씬 크니 포화 영역 한가운데입니다.

4. 공통소스 증폭기: 전압이득

입력 1 V_p-p, 1 kHz에서 부하 R_L만 바꾼 PSpice 결과를 두 식과 비교했습니다.

• 근사식은 22% 크게 나온다: 이 회로의 g_mR_S는 5.17로 '≫ 1'이라 하기엔 작습니다. 근사식은 실제 이득을 1 + 1/(g_mR_S) = 1.19배만큼 부풀립니다.
• g_m을 넣은 식은 PSpice와 2% 차이: 남은 차이는 무시한 출력 저항 r_d와, 신호가 커서 동작점 근처의 직선 근사가 조금 어긋나는 몫입니다.
• R_S가 이득을 깎고 대신 안정시킨다: R_S를 커패시터로 바이패스하면 이득은 −g_m(R_D‖R_L) = −21.3(R_L 3.3 kΩ)로 커지지만 g_m에 그대로 비례해, 부품과 온도에 따라 이득이 흔들립니다.
• 입력이 너무 크지 않은지: 입력 첨두 0.5 V 중 실제로 게이트-소스에 걸리는 몫은 약 81 mV로, 과구동 전압 171 mV의 절반쯤입니다. 이 비율이 커질수록 제곱 법칙 때문에 위아래 반주기의 이득이 달라져 파형이 비대칭이 됩니다.

5. 공통드레인 증폭기 (소스 팔로워)

V_DD = 10 V, R₁ = 390 kΩ, R₂ = 680 kΩ, R_S = 1.8 kΩ입니다. 분압 V_G = 6.355 V, PSpice 동작점은 V_SQ = 3.993 V, I_DQ = 2.22 mA, g_m = 16.90 mA/V입니다.

• 이득: 식으로 0.968, PSpice는 5.79 V_p-p ÷ 6 V_p-p = 0.965로 거의 같습니다. g_mR_S = 30.4이라 1에 가깝습니다.
• 버퍼인 이유: 입력 저항은 R₁‖R₂ ≈ 248 kΩ, 출력 저항은 R_S‖(1/g_m) ≈ 57 Ω입니다. 부하를 달아도 이득이 거의 줄지 않습니다.

  RL	RS‖RL	Av	출력 첨두-첨두 (입력 6 V)
  없음	1.8 kΩ	0.968	5.81 V
  10 kΩ	1.53 kΩ	0.963	5.78 V
  1 kΩ	643 Ω	0.916	5.49 V
  100 Ω	94.7 Ω	0.616	3.69 V

• 언제 잘리나: 출력이 아래로 V_SQ = 3.993 V보다 크게 흔들리면 소스가 0 V에 닿아 MOSFET이 꺼집니다. 이득 0.965에서 입력 약 8.3 V_p-p까지는 잘리지 않습니다.

6. 설계: 이득 −10, I_DQ 1 mA

V_DD = 15 V, V_G = 3 V(R₁ = 4R₂, R₂ = 150 kΩ), 설계용 소자 K = 180 mA/V², V_th = 2.1 V로 저항을 고르는 예입니다.

표준값으로 바꾸면 V_G가 2.922 V로 내려가 I_DQ가 목표보다 작아집니다. 같은 소자로 계산한 916 µA가 PSpice(916 µA)와 맞고, 이득도 g_mR_S = 21.1이라 근사식 −10의 95%인 −9.55가 됩니다. 저항비로 이득을 정하는 설계는 g_mR_S가 충분히 클 때만 맞는다는 것을 숫자로 확인할 수 있습니다.

7. 실제 부품이라면: 먼저 직류 동작점

전류-전압 특성 실험에서 실제로 잰 2N7000은 V_th ≈ 1.53 V로 모델(2.1 V)보다 0.5 V 넘게 낮았습니다. 같은 부품을 이 실험 회로에 꽂는다고 하고 계산하면 이렇습니다.

• 실험 11-1 회로는 비포화로 떨어진다: PSpice(V_th 2.1 V)에서는 V_DSQ = 5.15 V였는데, 1.53 V면 I_D ≈ 1.93 mA, V_DSQ ≈ 0.03 V로 비포화 영역입니다. 신호를 넣어도 출력이 거의 나오지 않습니다.
• 설계 회로도 아슬아슬하다: V_DSQ ≈ 0.98 V까지 내려가 출력이 조금만 흔들려도 아래쪽이 잘립니다.
• 그래서 신호보다 직류부터: 함수발생기를 연결하기 전에 V_G, V_S, V_D를 멀티미터로 재서 V_DS > V_GS − V_th인지 확인하세요. 비포화라면 R₂를 줄이거나(V_G 낮추기) R₁ 쪽에 가변저항을 넣어 V_DSQ를 V_DD의 절반 근처로 맞춘 뒤 신호를 넣습니다.

8. 측정할 때 흔한 실수

• 전원을 켜고 바로 재지 않는다: C_C1 = 100 µF가 R₁‖R₂를 거쳐 충전되는 시정수는 약 12초입니다. 게이트 직류 전압이 자리 잡는 데 1분 가까이 걸리므로, 그 전에 읽은 이득과 동작점은 계속 변합니다.
• 전해 커패시터 방향: C_C1은 + 쪽을 게이트(직류 2.7 V) 쪽으로, C_C2는 + 쪽을 드레인(직류 수 V) 쪽으로 꽂습니다.
• 함수발생기 출력 설정: 출력 부하가 50 Ω으로 설정돼 있으면 고임피던스 회로에서 실제 진폭이 표시의 두 배가 됩니다. 입력 v_s는 표시값을 믿지 말고 오실로스코프로 직접 잽니다.
• 출력은 AC 결합으로, 위상은 두 채널을 함께: 공통소스 출력의 반전(180°)은 두 채널을 같은 시간축에 띄워야 보입니다. 공통드레인은 소스의 직류 4.0 V 위에 신호가 얹혀 있으므로 DC 결합이면 수직 위치를 맞춰야 합니다.
• 이득은 첨두-첨두 비로: 측정 기능의 V_pp를 쓰고, 작은 신호는 평균(Average) 모드로 잡음을 줄여 읽습니다.

9. 보고서에 쓸 때

• 근사식, g_m 포함 식, PSpice(또는 실측) 세 값을 한 표에 두고 g_mR_S 값을 함께 적으면 차이의 원인이 바로 드러납니다.
• g_m은 동작점의 I_DQ와 V_GSQ − V_th로 구합니다. 실측이라면 V_th는 교안 값 대신 자기 부품으로 구한 값을 쓰고, 어떤 값을 썼는지 밝힙니다.
• 위상은 '반전'이라고만 쓰기보다 두 파형을 한 화면에 담아 근거로 붙이는 편이 좋습니다.

게이트 분압은 전압 분배기 계산기, 이득을 dB로 바꿀 때는 dB 계산기를 쓰세요. BJT로 같은 회로를 만든 경우는 BJT 증폭기 가이드에서 비교할 수 있습니다.